-接口和基础IP核支持在台积公司N5P工艺上开发下一波低功耗移动和高性能云计算芯片
加州山景城2019年11月12日 /美通社/ --
重点：
台积公司5奈米 FinFET 强化版（N5P）制程技术上开发的DesignWare PHY IP核包括USB、DisplayPort、DDR、LPDDR、HBM、PCI Express、Ethernet、MIPI和HDMI 台积公司N5P工艺上开发的DesignWare基础IP核包括高速、面积优化和低功耗的嵌入式存储器、逻辑库和一次性可编程非易失性存储器。 STAR Memory System™采用针对5nm FinFET晶体管缺陷的新算法，可有效测试、修复和诊断嵌入式存储器
新思科技（Synopsys, Inc.，纳斯达克股票代码：SNPS）近日宣布与台积公司(TSMC)达成合作，在其5奈米 FinFET 强化版（N5P）制程技术上开发一系列广泛的DesignWare®接口IP核、逻辑库、嵌入式存储器和一次性可编程非易失性存储器(NVM)IP核。依托台积公司5奈米（N5）制程开发的DesignWare IP核解决方案，设计人员能够在移动和云计算设计方面实现性能、密度和功耗目标。此次合作进一步强化了两家公司长期合作关系，为设计人员提供降低风险、实现芯片差异化和加快产品上市所需的高质量IP核。
台积公司设计基础架构管理部高级总监Suk Lee 表示：“近20年来，台积公司一直与新思科技紧密合作，在最先进的工艺上提供经验证的广泛DesignWare IP核，帮助共同客户加快推出产品。我们对此次合作成果感到非常满意，它令设计人员能够加快其先进的移动和云计算芯片项目的进度，同时获得台积公司最新业界领先制程技术所带来的全面性能和功耗优势，。”
新思科技解决方案事业部营销副总裁John Koeter 表示：“作为接口IP核的领先供应商，新思科技持续在最新工艺技术开发高质量IP核方面进行重大投资，让设计人员能够获得性能、功耗和面积优势，实现芯片差异化。我们与台积公司合作利用N5P制程开发新思科技DesignWare IP核，帮助设计人员实现其积极的设计目标并加快项目进度。”
上市
基于台积公司N5P制程上开发的DesignWare接口和基础IP核定于2019年第四季度推出。
